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一直以來，想寫點關于PCB設計相關的基礎知識。信號完整性的工作，很大一部分基于PCB走線規則的設定以及走線優化。仿真工作或者說后仿的工作都是基于PCB設計已經定型的情況下進行的，也就是說鏈路的相關風險已經固定了。所以，設定規則來管控風險比出現風險解決來得更重要。預防管控的能力是未來信號完整性工程師的必備基礎技能。
預防管控PCB設計的風險，最最基礎的知識就是熟知常用走線規則。本文的思維導圖：
01.線長匹配 Length Matching
總長線長匹配的5 mils已經在很多產品設計中有應用，這也是很多設計準則里提到的。
分層線長匹配的概念好像沒有那么普遍，差分線的走法，BGA區域打過孔到內層，內層走線打過孔到終端，內層阻抗相對容易管控和差分線走線對稱性緣故，一般情況下，表層兩段距離相對比較短，所以長度的匹配一般在內層進行，也就是間接實行了分層線長匹配。很多時候，這種分層線長匹配的概念在很多產品的設計中被忽略了。
當長度不匹配發生時，推薦就近補償，防止不連續的傳播。如何就近長度匹配，產品的分類不同，要求也不同，消費類產品沒有給出相關建議，只是對BREAKOUT區域以及連接器的PIN區域，給出了相關建議的數值……
原文鏈接：https://www.dianyuan.com/eestar/article-4864.html
消費類的很多產品，很多公司只給出板厚，層數以及管控阻抗值，疊層的設計都是板廠來進行。隨著產品的速率提升，疊層設計不再是PCB板廠的專屬，已成為很多公司SI信號完整性工程師日常操作，正如系統的更新，跟上時代是永恒不變的主題。
話不多說，上思維導圖：
一般情況，疊層設計的考慮三大因素：
1.總厚度（產品的復用&機構設計的要求）
2.層數的確定（信號層，電源平面層&地平面層）
3.對稱性（PCB生產中易于管控）
01.常見疊層
下圖為Intel給出的某類產品的疊層設計建議。不管是8層還是10層，一般只會對電源平面層或PP做些微調。
從信號完整性角度來說，一般選用的疊層設計如下：
每個走線層都有GND參考平面層，來保證信號回流路徑的完整性，從而保證信號的完整性。
產品是多種多樣的，面對各式各樣的產品，同樣的厚度和總層數，走線層層數的區別是疊層最大的變數。
上圖是Intel針對不同產品，給出同樣4L走線層，而產生的不同的疊層設計。
標準從來就不是一個，認知才是。
02.PCB板信息
下圖為我們日常工作中常用的Allegro版圖軟件查看設計中的疊層（Cross-section）信息：
先從疊層中Conductor講起，Conductor代表導體層，用于信號傳輸。
印制電路板（PCB）中不僅僅有信號線，圖形中的Plane（電源和地層）也基本都是由銅箔蝕刻得到的，也就是說，電路板中信號層、電源層和地平面層都使用銅箔作為導體來傳遞相關信號。Thinkness的1.5mil代表銅箔厚度，相對應后面Material部分中出現1/2 OZ+plating……
原文鏈接：https://www.dianyuan.com/eestar/article-4848.html
01
前面講過反射，講過損耗。接下來講串擾(Crosstalk)。
話不多說，直接上圖，串擾的分類：
02
一個網絡傳遞信號，有些電壓和電流通過網絡之間的耦合（容性耦合和感性耦合），傳遞到相鄰網絡，這就是串擾。
對于相鄰網絡而言，不管給什么，不是想要的，都會以噪聲的形式耦合過來。
串擾與網絡的信號路徑及返回路徑與另一個網絡的信號路徑及返回路徑都有關系。
這里面有概念的東西：動態線網&靜態線網；攻擊線網&受害網絡。
既然說是網絡之間的耦合（Coupling），那什么是耦合？
耦合簡單來說就是能量從一個介質（PCB板，金屬導線等）傳播到另一種介質。
耦合分為容性耦合和感性耦合。
實際的工作中，該怎么考慮？或者說哪一種耦合更要注意，也分兩種情況：
地彈就是返回電流重疊出現的一種特殊情況。
03
導線中有電流產生，就會有圍繞在信號路徑和返回路徑導體周圍的磁力線圈。由于信號路徑和返回路徑之間的空間是不封閉的，所以會延伸到周圍的空間，這個延伸出去的空間稱之為邊緣場。
既然是所謂的邊緣場引起的串擾，那么越遠，受的影響就越小。惹不起還躲不起嘛，離它們遠遠的，簡單粗暴。話是這樣說，實際工作中，PCB板走線的密度限制，不可能給你想要的空間。怎么辦？
Intel的規范給出了一個HSD組內的間距還有普通線之間的間距，都是3H……
原文鏈接：https://www.dianyuan.com/eestar/article-4826.html
前文給出補償的損耗的方法：均衡。均衡的分類有線性&非線性，發送端&接收端等方式。這里的分類簡單點：
其實補償除了均衡的應用，還可以使用中繼器(Repeater)或者有源復用器(Active MUX)等方式來重新驅動信號，讓信號可以在長距離傳輸后，接收端能夠得到可識別的信號，得出符合協議性規范的眼圖。
一句話：就是管控鏈路的損耗，接收端識別出發送端的高低電平。
針對鏈路的線長部分，如何管控？
1.線長過短
針對高速串行鏈路，一般的芯片設計指導都會給出相關線長規定：
看上圖，發現針對高速串行通道，互連線長是一個范圍。有最大線長不足為奇，為什么有最短線長的管控？如果說有個互連通道特別短，低于所要求范圍的最小值。怎么辦？
這個時候是否考慮通過繞線長來達到要求，以防止驅動能力過強，引起相關問題。
Intel的規范針對這類情況，給出過建議：
2.線長過長
鏈路高速信號比較短，很好解決。問題是隨著產品的多樣化與復雜化，鏈路的高速信號線長經常性超長，這個時候就得用上Active MUX或Repeater來提高信號的質量。
關于Repeater，可以理解為信號加油站。下面的文字分為4部分：分類、擺放位置、仿真和總結。
1.分類
Re-driver（腦補畫面：加油站迅速加了油立馬開走）。可以增加信號幅值，類似于預加重的功能，讓信號能夠在更長的鏈路中傳輸。實際工作中，USB2.0 使用的Re-driver是信號調節技術，直連式的，沒有延遲。
Retimer （腦補畫面：加油站加了滿滿的油又去服務站吃飯休息）。有CDR（Clock-data recovery）內部時鐘恢復功能，不僅僅是信號幅值的增加，還有驅動功能。當然，凡事都不是百利而無害，對高速串行鏈路有時延管控的，需要注意的是Retimer 有時延。
2.擺放位置
至于Repeater擺放的位置，說法不一，共識點就是靠近終端擺放。當然更多是因為產品布局的限制。也有一些芯片設計規范給出相關規定。Re-driver&Retimer 擺放位置：
3.仿真
下圖用ADS搭建的高速信號鏈路，在終端加了個Retimer，接收端的信號質量大大改善。
4.總結
Re-driver&Retimer 都可以稱為Repeater，但是兩者還是有區別的，建議大家在實際的工作過程中，還是分清楚，專業一點總歸沒有錯。
針對版圖設計線長部分，和有些小伙伴有過交流，他們的疑惑是：我們的產品在選用高級別的板材，低損耗的連接器&線纜等，發現即使超出SPEC的要求，產品的功能&相關測試也沒有什么影響？潛臺詞就是：花了錢，看不到效果。這里面的理解是這樣：①規范不是針對某一種產品，所以規范中的要求相對某類產品看來比較嚴；②信號完整性的評估是一個多方面的系統，并不是說超出了SPEC，產品的功能就會有影響，只能說產品的功能是最低要求，高性能&最優化才是本質追求……、
原文鏈接：https://www.dianyuan.com/eestar/article-4817.html
書接前文，講了導體損耗與介質損耗的基礎知識，在實際的工作中如何量化。常見的量化指標便是衰減。
當信號沿傳輸線傳播時，損耗對信號的主要影響就是使信號幅度衰減。
關于衰減，記住下面的公式
若功率加倍，則分貝值變化為10log(2)=10x0.3=3dB。
通常用“3dB 變化”一般指功率加倍。如果功率下降50%，則分貝值的變化為10xlog（0.5）=-3dB。
了解完衰減，關于導體損耗和介質損耗，還有單獨的量化公式：
導體損耗的公式：
介質損耗的公式：
Intel 關于插入損耗標準有個表格：
之前就一直疑惑這個標準是怎么來的？心血來潮，想著既然有上面的損耗公式，那索性算一算。
先講一下插入損耗。
在射頻和微波電路中，以最常用的傳輸線為例，插入損耗（Insertion Loss）通常定義為輸出端口所接收到的功率Pl與輸入端口的源功率Pi之比，常用dB表示。
一般來說，插入損耗也是基于導體損耗和介質損耗為主……
原文鏈接：https://www.dianyuan.com/eestar/article-4762.html
之前文章有提到傳輸線的零階或一階模型，這都是基于理想情況下的模型。實際的信號在傳輸過程中是有損耗的，稱之為有損傳輸線。仿真分析時，要在鏈路搭建的模型中加入損耗，以準確地預估接收的波形。總之，一句話，實際工作過程中，需要考慮損耗。
簡單點，損耗的分類：
篇幅問題，本文重點講導體損耗和介質損耗。
1.導體損耗
導線損耗是指信號路徑和返回路徑上的能量損耗，本質上它是由導線的串聯電阻引起的。分為兩種情況：直流和交流。
直流時，電流在信號導線中均勻分布，電阻為：
公式可以看出：信號感受到的電阻取決于導線傳輸電流時的有效橫截面。
頻率越高，由于趨膚效應的影響，電流流經的導線橫截面就越小，電阻隨著頻率的升高而增加（一般來說，當頻率變化時，銅和大多數金屬的電阻率是相當恒定的）
導線的電阻近似為：
有兩個概念需要延伸一下：
①公式中體電阻率也好，還是體電導率說的是材料的導電性。
由于物質內部存在傳遞電流的自由電荷，這些自由電荷通常稱為載流子，他們可以是電子、空穴、也可以是正負離子。在弱電場作用下，材料的載流子發生遷移引起導電。材料的導電性能通常用與尺寸無關的電阻率或電導率表示。說到底，體電阻率或體電導率是材料導電性的一種表示方式……
原文鏈接：https://www.dianyuan.com/eestar/article-4725.html
信號完整性方向，傳輸線問題三大點：反射、串擾、損耗。
本文講反射，思維導圖如下：
01、反射是不可避免的。
互連鏈路中瞬時阻抗一旦變化，產生阻抗突變，就會發生反射。下圖為日常的版圖設計走線：
阻抗突變在版圖設計中不可避免，那為什么阻抗突變就會發生反射？
下圖紅色標記處為突變點，交界處（很短的距離差之內）的電流電壓是有差值的，如果這時候沒有反射，隨著時間的積累，將產生巨大的能量場。
為了維持系統的平衡，交界處必須要發生反射，以此達到電壓和電流的連續。
02、信號傳輸，阻抗突變處，一部分繼續傳輸，一部分反射回源端，用傳輸系數和反射系數衡量這兩種情況。
入射系數：
反射系數：
參考反射系數公式，可推出三種極端情況：
1.ρ=0，代表阻抗完全相等，交界處沒有反射。
2.ρ=1，代表完全正反射，交界處產生幅值相同相位相同的反射波。開路端電壓為兩個電壓之和。
3.ρ=-1，代表完全負反射，交界處產生幅值相同相位相反的反射波。突變處電壓為0。
實際工作中，以此對應傳輸線端接的三種的情況：開路，短路，匹配。
一般情況，反射系數在（-1，1）范圍內，也就是正負反射交替，這便是振鈴現象……
原文鏈接：https://www.dianyuan.com/eestar/article-4682.html
01
一個鏈路系統一般有4大部分：源端；傳輸線；負載或接收端；電源。傳輸線是整個系統不可缺少的部分。
之前對傳輸線的認知，是源于藍皮書的一句描述：
傳輸線是用于信號傳輸，不是一根線而且是兩根線，要特別關注返回路徑。
就是這些概念，后來遇到了一些困惑：射頻和雷達的信號怎么傳輸？
02
直到重新學習基礎理論，看到相關資料，將EM（ElectroMagnetic）融入進來，才發現認知上的狹隘。
這里將傳輸線的定義應該理解為：
傳輸線是將能量以電磁場的形式從一個地方傳導到另一個地方的任何一對導體。
那怎么理解雷達和射頻？
為了傳遞電壓波形，有必要以電磁波的形式產生和發送能量，無論是沿著傳輸線還是通過空間。
狹義點講傳輸線是用于信號傳遞，廣義點講傳輸線是用于能量傳遞。換句話說：傳輸線解決的是能量傳遞的問題，而不單單是信號。
為了便于理解能量傳遞，下圖給出的是機械傳輸線。電磁傳輸線的行為方式與其很相似。能量在各個小球中傳遞，正如電磁場在傳輸線上的運動。
同樣，上圖也可以說明，為什么要在傳輸線要做端接匹配？
能量是需要消耗的，不解決上面右圖中球反彈的能量，能量就會反彈。而傳輸線中，不需要這種反射，要么在源端串聯電阻，要么在負載端并聯電阻，吸收掉能量，這也就是端接匹配的原因。
阻抗變化，產生反射，就會降低信號質量。為了將信號衰減保持在合理的范圍內，傳輸線所有部分的阻抗必須保持在使用電路公差確定的范圍內。這就是所謂的控制阻抗，反焊盤，轉換層面的回流孔等就是用來管控的……
原文鏈接：https://www.dianyuan.com/eestar/article-4670.html
傳輸線基礎知識，簡單來說，概括為四點：
1.概念
傳輸線由任意兩條有一定長度的導線組成。其中一條標記為信號路徑，另一條標記為返回路徑。這里重點要關注返回路徑。
返回路徑有三點需要注意：
①返回路徑的屬性部分，不一定是GND。
②完整性問題，返回路徑平面要完整。之前有做過返回平面完整VS不完整的情況做了S參數提取，比較回波損耗和插入損耗，還是有區別的。
③參考平面的轉換，只要認清一點：電流如水，返回路徑肯定走低阻抗路徑。有轉換，記得打縫合孔（Stitching Via）
2.特性阻抗
特性阻抗的數值上與均勻傳輸線的瞬時阻抗相等，它是傳輸線的固有屬性，且僅與材料特性、介電常數和單位長度電容有關，而與傳輸長度無關。
對于均勻傳輸線，其特性阻抗為：
特性阻抗值的選擇，并不是唯一的，一般采用50，是因為衰減可以降到最低。
除了特性阻抗，還要搞清楚輸入阻抗，瞬時阻抗，容抗，感抗……
3.時延
先搞清楚為什么有時延？
①信號的傳輸速度與電子速度區別
一條18號圓銅導線，直徑為1mm，流過的電流為1A電子速度為1cm/s。導體中電子速度很慢，而在傳輸線上信號的傳輸速度，由于電子之間的相互作用、導線周圍的材料、信號在傳輸線導體周圍空間形成交變電場和磁場的建立速度等因素：
②信號的傳輸速度與信號速率區別
前段時間，有個小伙伴問我：是不是信號速率越高，時延就越小？
這個要分清的是：信號速率是芯片的自身能力。
如果非要扯上點關系，就是信號速率越高，對PCB 板材的要求越高，相對介電常數較低，信號的傳輸速度越大，相對應的情況時延會變小。
③還有一點需要提一下，傳輸線在實際PCB版圖的應用中，分為微帶線（Microchip）和帶狀線（Stripline）,一般情況都會考慮帶狀線。帶狀線周圍材料固定，一來阻抗易于管控，二來就是串擾和EMI 的問題，帶狀線的傳輸質量更穩定。
4.一階模型
傳輸線的仿真模型，分清楚零階和一階。零階模型描述為一系列相互有一定間距的電容器的集合。它僅僅是物理模型，并不是等效電氣模型。一階模型需要把信號和返回路徑導線的每一小節描述成回路電感，就能進一步近似物理傳輸線。
如何才能準確表述傳輸線的一階模型：
這是我去年在公眾號寫的關于傳輸線的一些文字，但是今天覺得這些有問題，什么問題呢？如果是射頻或者雷達，這樣的理論怎么解釋得了信號傳輸……
原文鏈接：https://www.dianyuan.com/eestar/article-4652.html
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匯總篇：關于PID知識，重點在此
根據第一章節反激拓撲1—反激電路的由來最后演變而來的反激拓撲，將開關S更換為產品開發過程中常用的MOSFET
1、反激電源的分類，根據其電流的連續性分為CCM（連續工作模式）、CRM（臨界工作模式）、DCM（斷續工作模式）三種，根據我開關頻率f可以分為固定頻率模式和變頻模式
理想狀態下，CCM、CRM和DCM三種工作模式的驅動波形、MOSFET電壓Vds和原副邊電流波形如下：
記得剛開始接觸反激時，一直以為反激就是斷續模式，因為不管看原邊電流還是副邊電流，確實時斷續的，當了解了反激電源的演變過程，就發現不能只看其中一側的電流去判斷，區分三種模式最明顯的方法就是電流，CCM模式最容易識別，在開關管開通瞬間，原邊或者副邊的電流波形不為0即為連續模式，想要比較清楚的區分CRM和DCM模式，就需要同時把原副邊的電流波形測量出來進行對比了。
2、CCM工作模式分析
（CRM模式可以看做是勵磁電感直流分量電流為0時的CCM模式）CCM模式下，一個周期T=ton+toff
①在MOSFET導通過程中，即0-ton階段變壓器原邊繞組與輸入電源連接，原邊繞組儲存能量，且Vp=Vin，根據變壓器原理，其副邊繞組電壓Vs=Ns*Vin/Np，二極管D反向截止，Is=0根據Vin*△t=Lp*△Ip，△Ip=Vin*ton/Lp
②在MOSFET斷開過程中，即toff階段變壓器原邊工作結束，ton階段儲存在電感Lp中的能量通過副邊Ls進行釋放，Vs=Vd+Vout，根據變壓器的原理，在原邊繞組上會感生出一個電壓VOR=Np*Vs/Ns，該電壓通常被稱為反射電壓，而MOSFET所承受的電壓VDS=Vin+VOR
圖1 MOSFET導通過程
圖2 MOSFET斷開過程
②DCM模式分析DCM模式與CCM模式基本原理相同，差異在于DCM模式一個周期的時間T＞ton+toff，T-（ton+toff）的時間段內，變壓器副邊電流Is=0，Vs=0，所以原邊繞組不存在反射電壓VOR，MOSFET的電壓VDS=Vin。以上分析均為理想條件下的分析，實際應用時，由于變壓器不可避免的存在漏感等寄生參數，會對實際的工作過程產生比較大的影響。
查看原文：https://www.dianyuan.com/eestar/article-8422.html
這是一個LED恒流電路板：
電路板上有燒毀的痕跡，最后再說燒毀的原因，現在咱們先不管。
復原其電路原理圖：
既然說是LED的恒流電路，它是怎樣實現恒流的呢？
為了直觀地演示它的“恒流”效果，請看以下的仿真動圖。
當用24V供電時：
流過LED的電流為：
當用12V供電時：
流過LED的電流為：
分別用24V和12V供電，電壓相差一倍，流過LED的電流大小卻差別不大，也就是電流基本“恒定”。
下面以12V供電為例，分析實現恒流的電路原理。
所謂知彼知己，百戰不殆，首先找出實現恒流時的已知條件：
后面就比較簡單了，從已知條件出發，推導出未知量即可。
1、從12V出發，每經過1個LED電壓降低2.1V，可以確定以下3個電路節點的電壓分別為9.9V、7.8V、5.7V：
2、從地GND出發，每經過一個三極管的發射極和基極，電壓上升0.7V：
這樣電路中所有節點的電壓都確定了：
能實現恒流，是因為電阻R4被三極管Q2的基極發射極（be極）鉗位為0.7V，流過它的電流也就固定為：
0.7V / R4=0.7V / 20ohm=35mA
因為三極管的基極只流入很小的電流，所以可以忽略，于是這個35mA基本就是流過三極管Q1的電流，也基本就是流過LED燈的電流：
上述的理論分析跟仿真動圖展示的結果基本一致。
根據該電路恒流的原理，要改變恒流值，調整電阻R4的大小即可。
需要注意的是，三極管Q1的功耗是否過高。三極管的功耗Pc等于：
Vce * Ic
Vce為集電極與發射極的壓差。
Ic為集電極流過的電流。
對于SOT-23封裝的三極管來說：
其可承受的最大功耗是比較小的，這份數據手冊里寫的是200mW：
讀者朋友們可以自行計算一下，在24V供電情況下，Q1的功耗是否已經超出200mW。（光看不練，效果減半，大家可試著動動手）
提示：使用下圖紅色箭頭的數值進行計算即可。
另外，電阻R2是為了給三極管Q1提供基極電流通路，給三極管Q2提供集電極電流通路：
最后，前面有提到這個電路板實物有燒焦的痕跡，是什么原因呢，這篇文章里有詳細分析：《LED恒流電路批量在即，貼片電容幾率性炸開，大佬會診破案》（點擊前往）
查看原文：https://www.dianyuan.com/eestar/article-8424.html
1.前言
最近在工作中遇到了一個時鐘輻射(RE)超標的問題，前前后后經過差不多2周的時間，終于在這周五把問題解決了。解決的手段采用了三種：降低驅動電流；增加pF級別的電容；增加地搭接。
上述使用的三種方法，其實也是解決EMC問題常見的手法。本周周報將結合工作中遇到的EMC問題，把為什么要用這三種方法的原因和背后的原理進行分析，并分析產生這些問題的根本原因。
高速PCB的設計是高速電路中非常重要的環節，一般大廠的硬件和PCB是分開的，硬件工程師出原理圖和PCB設計指導書；考慮到DFX方面，在原理圖設計時，也會有EMC和射頻工程師的加入。
PCB工程師完成PCB設計后，會發給EMC工程師，射頻工程師，硬件工程師檢查。比較尷尬的是，原理圖是硬件工程師畫的，而EMC和射頻的東西又需要非常專業的理論作為指導。PCB工程師在完成Layout之后，如果EMC和射頻工程師沒有發現問題，硬件工程師估計也很難發現。但是，這個單板的負責人還是硬件。
因此，作為一名合適的單板硬件開發工程師來說，掌握基本的高速PCB設計規則還是非常有必要的。
2. EMC之輻射干擾
從下面整理EMC包含的內容可以看出，任何一款需要面向消費者的產品，僅僅在EMC方面的設計就要考慮這些問題。
雖然EMC工程師能幫我們在原理圖階段發現某些問題，但是他們經常需要一對多，不可能面面俱到。我們自身如果能掌握EMC基本的設計規則掌握，按照2/8定律來看，80%的產品也不會存在一些簡單的EMC設計缺陷。
項目中出現的時鐘超標的問題，是屬于EMC中的EMI當中的輻射干擾。在測試輻射干擾時，我們需要遵循國標。對于工業產品來說，輻射干擾必須小于 Class A 等級；對于民用產品來說，輻射干擾必須小于 Class B等級。考慮到實際產品使用的場合，最好能留有一定的裕量，不同的公司可能標準還不一樣。
測量輻射干擾所用的電波暗室如下。在測試時，先測量水平，再測量垂直，最后疊加的輻射就是總的輻射干擾。
圖片來源于網絡
上圖顯示的ClassA和ClassB是歐盟CISPR 22的標準中對ClassA和ClassB等級的要求。從圖中可以得到的信息是，同等頻率條件下，民用產品對RE的要求更苛刻。國標中也是一樣。ClassB等級更嚴格。
3. PCB之傳輸線
高速PCB設計中，按照傳輸線的結構，PCB上的走線可以分為微帶線和帶狀線。微帶線是指在PCB表層的走線。即我們設定的TOP層或者BOTTOM層，僅與一個參考層相鄰。如下圖所示。
帶狀線指在PCB內層的走線，即我們設定的除TOP和BOTTOM層的走線層，位于兩個參考層之間的走線。如下圖所示。
還有一種是嵌入式的微帶線，它是標準微帶線的改進型，區別在于導線的表面覆蓋了一層介質材料。如下圖所示。
微帶線和帶狀線的各自的特點如下：
（1）阻抗控制難易程度不一樣
微帶線一邊是空氣，一邊是PP固態樹脂，阻抗不好控制；帶狀線兩邊都是填充介質，阻抗可以更好的控制。
（2）走線速率不一樣
空氣的介電常數比PCB板材小，信號傳輸速率高。相比帶狀線，微帶線的傳輸速率略高，延時更小。
（3）抗輻射程度不一樣
微帶線由于一面直接與空氣接觸，容易產生對外的輻射；帶狀線在兩個參考層之間，能有效的屏蔽。
根據上述的特點可以看出，如果是走高速的時鐘信號，最好是走在內層，并且用地線進行包地處理，可以有效的降低對外的輻射。
4. 信號上升速率
高速數字電路的PCB設計中，當布線長度大于λ/20（λ波長）或信號延時超過1/6信號上升沿時，PCB上的布線可以被視為傳輸線。信號上升沿越陡，高頻分量越豐富，越容易出現信號完整性的問題。
下圖所示的信號，輸入信號和輸出信號上升沿斜率不一樣，高頻分量就會不一樣。
在PCB中需要關注的信號完整性問題主要是反射，串擾，輻射。
項目中遇到的EMC輻射超標問題，就歸屬于信號完整性中的輻射。出現問題后，特地的查看了PCB的走線，發現CLK在從第六層穿到第二層的時候，沒有放置地過孔，而且在穿層的旁邊還有其他的數據信號，因此可能還出現了串擾的問題。大概示意圖如下。
檢查到PCB上存在上面的問題后，進行了兩個方面的調整：
（1）降低時鐘輸出端的驅動能力，從12mA降低到4mA
（2）增加12pF的電容，原理圖設計時預留了電容工位
經過修改后再去測試EMC，輻射直接降了20dB，但是還是過不了ClassB。然而，從結果看兩個措施的效果還是比較明顯，其本質都是降低了信號上升沿的斜率。
信號從Drive出發，從第六層穿到第二層，再從第二層穿到第一層。時鐘信號在整個路徑中換了2次。穿層對高速的信號影響主要有兩個方面：
（1）過孔寄生電感和電容，阻抗發生突變，容易出現反射
（2）過孔是容性負載，會降低信號的速率，在時序設計時可能會因為延時導致接收到時序裕量不足。
（3）過孔處信號的參考層發生改變，導致回流路徑發生變化，從板材之間的寄生電容導致向外的輻射。
時鐘信號在第一層走線時，是參考的第二層，在第一次穿層時，回流路徑發生了改變，此時增加電源的過孔，可以引導CLK以電源屬性為參考平面，阻抗小（當然，這里也可以直接打孔到GND上）。在第二層走線時，以GND為參考層。因此，回流路徑在電源層和GND層發生了變化。
雖然電源和GND之間有很多去耦電容來降低電源的阻抗，但是寄生電容還是會存在（PCB板的固有屬性）。因此，在該層會因為阻抗回流路徑發生改變導致高頻信號通過寄生電容往外輻射。
這也是為什么項目中設備輻射超標的一個原因，穿層時沒有加過孔。回流路徑以相鄰的走線作為回流參考路徑，因此就發生了串擾。而降低驅動能力和增加電容，可以降低信號的邊沿上升速率，降低高頻有效頻率，既能夠降低串擾的程度，也能降低往外輻射的高頻能量。
5. 接地
將驅動和增加電容措施導入后，還是滿足不了EMC的要求。經過分析，發現設備在測試時，主設備和輻設備之間只使用一根FPC相連接，FPC上的地線數量比較少，推測應該是接地面積不夠大帶來的問題。
在解決EMC設計時，經常用到屏蔽，隔離，濾波，接地。其中接地在某種程度上來說，也是提供了一個良好的回路。
由于FPC線的地線比較少，高頻信號在回流時會有一部分通過設備和地之間的寄生電容作為回流路徑。這些寄生電容其實也是共模電流的返回路徑。如下所示。
于是就將主設備和輔設備放在了同一塊金屬板上，同時在主設備和輔設備之間增加了兩條較粗的金屬導線。如下所示。經過上面的措施后，再去測試EMC后，ClassB等級直接通過，還多出來了5dB的裕量。
至此，項目中遇到的問題得到了完美的解決，看似一個很簡單的輻射超標問題，但是從這個問題出發，還是有很多值得去挖掘的地方。
對上面的內容進行回顧，即知：時鐘信號驅動能力較強，信號上升沿斜率較高，導致時鐘高頻奇次諧波往外輻射，RE測試超標；主設備和輔設備的的接地較差，輔設備傳輸到主設備的時鐘靠寄生電容作為信號回流路徑，導致向外的輻射較大。
6.總結
高速PCB設計中SI是非常關鍵的一環，其中涉及到阻抗匹配，信號參考路徑，串擾，接地，過孔穿層等方面的問題。在設計的時候，要盡可能保證阻抗的一致性；盡可能保證回流面積最小；高速信號少穿層；走帶狀線和包地處理來降低敏感信號的輻射。通過這些手段來降低可能出現的EMC問題。
EMC的設計最好是在原理圖設計之初就進行考慮，或者直接讓EMC和射頻工程師參與原理圖的設計，避免等單板設計完出現問題之后再考慮如何整改。越是離產品發布的時間近，調整起來的成本就越高。
查看原文：https://www.dianyuan.com/eestar/article-8314.html
scp（Secure Copy Protocol）是一個用于在本地主機和遠程主機之間安全地復制文件或目錄的命令。它使用 SSH（Secure Shell）協議來進行安全的文件傳輸。以下是 scp 命令的基本用法和詳解：
1. 基本用法
scp [選項] [源文件或目錄] [目標主機:目標路徑]2. 選項
3. 示例
從本地復制到遠程主機
scp localfile username@remote:/path/to/destination從遠程主機復制到本地
scp username@remote:/path/to/file /local/path遞歸復制整個目錄
scp -r localdir username@remote:/path/to/destination指定非標準 SSH 端口
scp -P 2222 localfile username@remote:/path/to/destination保留文件權限和時間
scp -p localfile username@remote:/path/to/destination使用特定密鑰文件
scp -i keyfile.pem localfile username@remote:/path/to/destination4. 使用 SSH 密鑰對身份驗證
scp 使用 SSH 協議進行安全傳輸，因此可以通過 SSH 密鑰對來進行身份驗證，而不必輸入密碼。確保公鑰已經被添加到目標主機的 ~/.ssh/authorized_keys 文件中。
5. 注意事項
6. 高級用法和示例
通過跳板主機（Jump Host）進行傳輸
有時候，需要通過一個跳板主機來連接目標主機。可以通過 -J 選項指定跳板主機：
scp -J jumpuser@jumphost:jumpfile user@remote:/path/to/destination限制帶寬
可以使用 -l 選項限制傳輸的帶寬，例如限制為 100kbps：
scp -l 100 localfile username@remote:/path/to/destination使用不同的 SSH 配置文件
如果有多個 SSH 配置文件，可以使用 -F 選項指定配置文件路徑：
scp -F /path/to/ssh/config localfile username@remote:/path/to/destination傳輸時顯示進度
使用 -v 選項顯示詳細信息，而 -q 選項則關閉輸出。可以通過 --progress 選項顯示傳輸進度：
scp --progress localfile username@remote:/path/to/destination7. 使用通配符
scp 支持通配符，可以使用通配符來傳輸多個文件：
scp localdir/*.txt username@remote:/path/to/destination8. 使用壓縮
通過 -C 選項使用壓縮傳輸，可以減少網絡傳輸時間：
scp -C localfile username@remote:/path/to/destination9. 使用代理跳板主機
如果通過 SOCKS 代理跳板主機，可以使用 -o 選項指定 ProxyJump 選項：
scp -o ProxyJump=proxyuser@proxyhost:proxyport localfile username@remote:/path/to/destination總結
scp 提供了許多選項和功能，可以根據實際需求進行靈活配置。無論是簡單的文件傳輸還是復雜的跳板主機、限制帶寬、顯示進度等高級用法，scp 都是一個強大而實用的工具。詳細的選項和用法可以查閱 scp 的 man 手冊（man scp）。
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六篇技術文章，讓你秒懂電容的脾氣秉性
七篇DIY技術文章獻給你，讓你腦洞全開
五篇文章幫你開啟DSP的學習思路
匯總篇：關于PID知識，重點在此
地無疑是系統設計中最為棘手的問題之一。盡管它的概念相對比較簡單，實施起來卻很復雜，遺憾的是，它沒有一個簡明扼要可以用詳細步驟描述的方法來保證取得良好效果，但如果在某些細節上處理不當，可能會導致令人頭痛的問題。
對于線性系統而言，"地"是信號的基準點。遺憾的是，在單極性電源系統中，它還成為電源電流的回路。接地策略應用不當，可能嚴重損害高精度線性系統的性能。
對于所有模擬設計而言，接地都是一個不容忽視的問題，而在基于PCB的電路中，適當實施接地也具有同等重要的意義。幸運的是，某些高質量接地原理，特別是接地層的使用，對于PCB環境是固有不變的。由于這一因素是基于PCB的模擬設計的顯著優勢之一，我們將在本文中對其進行重點討論。
我們必須對接地的其他一些方面進行管理，包括控制可能導致性能降低的雜散接地和信號返回電壓。這些電壓可能是由于外部信號耦合、公共電流導致的，或者只是由于接地導線中的過度IR壓降導致的。適當地布線、布線的尺寸，以及差分信號處理和接地隔離技術，使得我們能夠控制此類寄生電壓。
我們將要討論的一個重要主題是適用于模擬/數字混合信號環境的接地技術。事實上，高質量接地這個問題可以—也必然—影響到混合信號PCB設計的整個布局原則。
目前的信號處理系統一般需要混合信號器件，例如模數轉換器(ADC)、數模轉換器(DAC)和快速數字信號處理器(DSP)。由于需要處理寬動態范圍的模擬信號，因此必須使用高性能ADC和DAC。在惡劣的數字環境內，能否保持寬動態范圍和低噪聲與采用良好的高速電路設計技術密切相關，包括適當的信號布線、去耦和接地。
過去，一般認為"高精度、低速"電路與所謂的"高速"電路有所不同。對于ADC和DAC，采樣（或更新）頻率一般用作區分速度標準。不過，以下兩個示例顯示，實際操作中，目前大多數信號處理IC真正實現了"高速"，因此必須作為此類器件來對待，才能保持高性能。DSP、ADC和DAC均是如此。
所有適合信號處理應用的采樣ADC（內置采樣保持電路的ADC）均采用具有快速上升和下降時間（一般為數納秒）的高速時鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz內部時鐘工作，而采樣速率僅為500 kSPS。
Σ-Δ型ADC具有高過采樣比，因此還需要高速時鐘。即使是高分辨率的所謂"低頻"工業測量ADC（例如AD77xx-系列）吞吐速率達到10 Hz至7.5 kHz，也采用5 MHz或更高時鐘頻率工作，并且提供高達24位的分辨率。
更復雜的是，混合信號IC具有模擬和數字兩種端口，因此如何使用適當的接地技術就顯示更加錯綜復雜。此外，某些混合信號IC具有相對較低的數字電流，而另一些具有高數字電流。很多情況下，這兩種類型的IC需要不同的處理，以實現最佳接地。
數字和模擬設計工程師傾向于從不同角度考察混合信號器件，本文旨在說明適用于大多數混合信號器件的一般接地原則，而不必了解內部電路的具體細節。
通過以上內容，顯然接地問題沒有一本快速手冊。遺憾的是，我們并不能提供可以保證接地成功的技術列表。我們只能說忽視一些事情，可能會導致一些問題。在某一個頻率范圍內行之有效的方法，在另一個頻率范圍內可能行不通。另外還有一些相互沖突的要求。處理接地問題的關鍵在于理解電流的流動方式。
星型接地
"星型"接地的理論基礎是電路中總有一個點是所有電壓的參考點，稱為"星型接地"點。我們可以通過一個形象的比喻更好地加以理解—多條導線從一個共同接地點呈輻射狀擴展，類似一顆星。星型點并不一定在外表上類似一顆星—它可能是接地層上的一個點—但星型接地系統上的一個關鍵特性是：所有電壓都是相對于接地網上的某個特定點測量的，而不是相對于一個不確定的"地"（無論我們在何處放置探頭）。
雖然在理論上非常合理，但星型接地原理卻很難在實際中實施。舉例來說，如果系統采用星型接地設計，而且繪制的所有信號路徑都能使信號間的干擾最小并可盡量避免高阻抗信號或接地路徑的影響，實施問題便隨之而來。在電路圖中加入電源時，電源就會增加不良的接地路徑，或者流入現有接地路徑的電源電流相當大和/或具有高噪聲，從而破壞信號傳輸。為電路的不同部分單獨提供電源（因而具有單獨的接地回路）通常可以避免這個問題。例如，在混合信號應用中，通常要將模擬電源和數字電源分開，同時將在星型點處相連的模擬地和數字地分開。
單獨的模擬地和數字地
事實上，數字電路具有噪聲。飽和邏輯（例如TTL和CMOS）在開關過程中會短暫地從電源吸入大電流。但由于邏輯級的抗擾度可達數百毫伏以上，因而通常對電源去耦的要求不高。相反，模擬電路非常容易受噪聲影響—包括在電源軌和接地軌上—因此，為了防止數字噪聲影響模擬性能，應該把模擬電路和數字電路分開。這種分離涉及到接地回路和電源軌的分開，對混合信號系統而言可能比較麻煩。
然而，如果高精度混合信號系統要充分發揮性能，則必須具有單獨的模擬地和數字地以及單獨電源，這一點至關重要。事實上，雖然有些模擬電路采用+5 V單電源供電運行，但并不意味著該電路可以與微處理器、動態RAM、電扇或其他高電流設備共用相同+5 V高噪聲電源。模擬部分必須使用此類電源以最高性能運行，而不只是保持運行。這一差別必然要求我們對電源軌和接地接口給予高度注意。
請注意，系統中的模擬地和數字地必須在某個點相連，以便讓信號都參考相同的電位。這個星點（也稱為模擬/數字公共點）要精心選擇，確保數字電流不會流入系統模擬部分的地。在電源處設置公共點通常比較便利。
許多ADC和DAC都有單獨的"模擬地"(AGND)和"數字地"(DGND)引腳。在設備數據手冊上，通常建議用戶在器件封裝處將這些引腳連在一起。這點似乎與要求在電源處連接模擬地和數字地的建議相沖突；如果系統具有多個轉換器，這點似乎與要求在單點處連接模擬地和數字地的建議相沖突。
其實并不存在沖突。這些引腳的"模擬地"和"數字地"標記是指引腳所連接到的轉換器內部部分，而不是引腳必須連接到的系統地。對于ADC，這兩個引腳通常應該連在一起，然后連接到系統的模擬地。由于轉換器的模擬部分無法耐受數字電流經由焊線流至芯片時產生的壓降，因此無法在IC封裝內部將二者連接起來。但它們可以在外部連在一起。
圖1顯示了ADC的接地連接這一概念。這樣的引腳接法會在一定程度上降低轉換器的數字噪聲抗擾度，降幅等于系統數字地和模擬地之間的共模噪聲量。但是，由于數字噪聲抗擾度經常在數百或數千毫伏水平，因此一般不太可能有問題。
模擬噪聲抗擾度只會因轉換器本身的外部數字電流流入模擬地而降低。這些電流應該保持很小，通過確保轉換器輸出沒有高負載，可以最大程度地減小電流。實現這一目標的好方法是在ADC輸出端使用低輸入電流緩沖器，例如CMOS緩沖器-寄存器IC。
如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數字電流都將通過該電容流回地，而不會出現在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數字地電流所產生的額外噪聲基本上不會構成問題。
接地層
接地層的使用與上文討論的星型接地系統相關。為了實施接地層，雙面PCB（或多層PCB的一層）的一面由連續銅制造，而且用作地。其理論基礎是大量金屬具有可能最低的電阻。由于使用大型扁平導體，它也具有可能最低的電感。因而，它提供了最佳導電性能，包括最大程度地降低導電平面之間的雜散接地差異電壓。
請注意，接地層概念還可以延伸，包括 電壓層。電壓層提供類似于接地層的優勢—極低阻抗的導體—但只用于一個（或多個）系統電源電壓。因此，系統可能具有多個電壓層以及接地層。
雖然接地層可以解決很多地阻抗問題，但它們并非靈丹妙藥。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。設計人員應該注意不要在接地層注入很高電流，因為這樣可能產生壓降，從而干擾敏感電路。
保持低阻抗大面積接地層對目前所有模擬電路都很重要。接地層不僅用作去耦高頻電流（源于快速數字邏輯）的低阻抗返回路徑，還能將EMI/RFI輻射降至最低。由于接地層的屏蔽作用，電路受外部EMI/RFI的影響也會降低。
接地層還允許使用傳輸線路技術（微帶線或帶狀線）傳輸高速數字或模擬信號，此類技術需要可控阻抗。
由于"總線(bus wire)"在大多數邏輯轉換等效頻率下具有阻抗，將其用作"地"完全不能接受。例如，#22標準導線具有約20 nH/in的電感。由邏輯信號產生的壓擺率為10 mA/ns的瞬態電流，流經1英寸該導線時將形成200 mV的無用壓降：
圖1. 數據轉換器的模擬地(AGND)和數字地(DGND)引腳應返回到系統模擬地。
如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數字電流都將通過該電容流回地，而不會出現在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數字地電流所產生的額外噪聲基本上不會構成問題。
接地層
接地層的使用與上文討論的星型接地系統相關。為了實施接地層，雙面PCB（或多層PCB的一層）的一面由連續銅制造，而且用作地。其理論基礎是大量金屬具有可能最低的電阻。由于使用大型扁平導體，它也具有可能最低的電感。因而，它提供了最佳導電性能，包括最大程度地降低導電平面之間的雜散接地差異電壓。
請注意，接地層概念還可以延伸，包括 電壓層。電壓層提供類似于接地層的優勢—極低阻抗的導體—但只用于一個（或多個）系統電源電壓。因此，系統可能具有多個電壓層以及接地層。
雖然接地層可以解決很多地阻抗問題，但它們并非靈丹妙藥。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。設計人員應該注意不要在接地層注入很高電流，因為這樣可能產生壓降，從而干擾敏感電路。
保持低阻抗大面積接地層對目前所有模擬電路都很重要。接地層不僅用作去耦高頻電流（源于快速數字邏輯）的低阻抗返回路徑，還能將EMI/RFI輻射降至最低。由于接地層的屏蔽作用，電路受外部EMI/RFI的影響也會降低。
接地層還允許使用傳輸線路技術（微帶線或帶狀線）傳輸高速數字或模擬信號，此類技術需要可控阻抗。
由于"總線(bus wire)"在大多數邏輯轉換等效頻率下具有阻抗，將其用作"地"完全不能接受。例如，#22標準導線具有約20 nH/in的電感。由邏輯信號產生的壓擺率為10 mA/ns的瞬態電流，流經1英寸該導線時將形成200 mV的無用壓降：
(1)
對于具有2 V峰峰值范圍的信號，此壓降會轉化為大約200 mV或10%的誤差（大約"3.5位精度"）。即使在全數字電路中，該誤差也會大幅降低邏輯噪聲裕量。
圖2顯示數字返回電流調制模擬返回電流的情況（頂圖）。接地返回導線電感和電阻由模擬和數字電路共享，這會造成相互影響，最終產生誤差。一個可能的解決方案是讓數字返回電流路徑直接流向GND REF，如底圖所示。這顯示了"星型"或單點接地系統的基本概念。在包含多個高頻返回路徑的系統中很難實現真正的單點接地。因為各返回電流導線的物理長度將引入寄生電阻和電感，所以獲得低阻抗高頻接地就很困難。實際操作中，電流回路必須由大面積接地層組成，以便獲取高頻電流下的低阻抗。如果無低阻抗接地層，則幾乎不可能避免上述共享阻抗，特別是在高頻下。
所有集成電路接地引腳應直接焊接到低阻抗接地層，從而將串聯電感和電阻降至最低。對于高速器件，不推薦使用傳統IC插槽。即使是"小尺寸"插槽，額外電感和電容也可能引入無用的共享路徑，從而破壞器件性能。如果插槽必須配合DIP封裝使用，例如在制作原型時，個別"引腳插槽"或"籠式插座"是可以接受的。以上引腳插槽提供封蓋和無封蓋兩種版本。由于使用彈簧加載金觸點，確保了IC引腳具有良好的電氣和機械連接。不過，反復插拔可能降低其性能。
2. 流入模擬返回路徑的數字電流產生誤差電壓。
應使用低電感、表面貼裝陶瓷電容，將電源引腳直接去耦至接地層。如果必須使用通孔式陶瓷電容，則它們的引腳長度應該小于1 mm。陶瓷電容應盡量靠近IC電源引腳。噪聲過濾還可能需要鐵氧體磁珠。
這樣的話，可以說"地"越多越好嗎？接地層能解決許多地阻抗問題，但并不能全部解決。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。圖3說明了這個問題，并給出了解決方法。
圖3. 割裂接地層可以改變電流流向，從而提高精度。
由于實際機械設計的原因，電源輸入連接器在電路板的一端，而需要靠近散熱器的電源輸出部分則在另一端。電路板具有100 mm寬的接地層，還有電流為15 A的功率放大器。如果接地層厚0.038 mm，15 A的電流流過時會產生68 μV/mm的壓降。對于任何共用該PCB且以地為參考的精密模擬電路，這種壓降都會引起嚴重問題。可以割裂接地層，讓大電流不流入精密電路區域，而迫使它環繞割裂位置流動。這樣可以防止接地問題（在這種情況下確實存在），不過該電流流過的接地層部分中電壓梯度會提高。
在多個接地層系統中，請務必避免覆蓋接地層，特別是模擬層和數字層。該問題將導致從一個層（可能是數字地）到另一個層的容性耦合。要記住，電容是由兩個導體（兩個接地層）組成的，中間用絕緣體（PC板材料）隔離。
具有低數字電流的混合信號IC的接地和去耦
敏感的模擬元件，例如放大器和基準電壓源，必須參考和去耦至模擬接地層。具有低數字電流的ADC和DAC（和其他混合信號IC）一般應視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉換器具有模擬和數字接口，且通常有指定為模擬接地(AGND)和數字接地(DGND)的引腳。圖4有助于解釋這一兩難問題。
圖4. 具有低內部數字電流的混合信號IC的正確接地。
同時具有模擬和數字電路的IC（例如ADC或DAC）內部，接地通常保持獨立，以免將數字信號耦合至模擬電路內。圖4顯示了一個簡單的轉換器模型。將芯片焊盤連接到封裝引腳難免產生線焊電感和電阻，IC設計人員對此是無能為力的，心中清楚即可。快速變化的數字電流在B點產生電壓，且必然會通過雜散電容CSTRAY耦合至模擬電路的A點。此外，IC封裝的每對相鄰引腳間約有0.2 pF的雜散電容，同樣無法避免！IC設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND和DGND應通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內的任何額外阻抗將在B點產生更多數字噪聲；繼而使更多數字噪聲通過雜散電容耦合至模擬電路。請注意，將DGND連接到數字接地層會在AGND和DGND引腳兩端施加 VNOISE ，帶來嚴重問題！
"DGND"名稱表示此引腳連接到IC的數字地，但并不意味著此引腳必須連接到系統的數字地。可以更準確地將其稱為IC的內部"數字回路"。
這種安排確實可能給模擬接地層帶來少量數字噪聲，但這些電流非常小，只要確保轉換器輸出不會驅動較大扇出（通常不會如此設計）就能降至最低。將轉換器數字端口上的扇出降至最低（也意味著電流更低），還能讓轉換器邏輯轉換波形少受振鈴影響，盡可能減少數字開關電流，從而減少至轉換器模擬端口的耦合。通過插入小型有損鐵氧體磁珠，如圖4所示，邏輯電源引腳pin (VD) 可進一步與模擬電源隔離。轉換器的內部瞬態數字電流將在小環路內流動，從VD 經去耦電容到達DGND（此路徑用圖中紅線表示）。因此瞬態數字電流不會出現在外部模擬接地層上，而是局限于環路內。VD引腳去耦電容應盡可能靠近轉換器安裝，以便將寄生電感降至最低。去耦電容應為低電感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之間。
再強調一次，沒有任何一種接地方案適用于所有應用。但是，通過了解各個選項和提前進行規則，可以最大程度地減少問題。
小心處理ADC數字輸出
將數據緩沖器放置在轉換器旁不失為好辦法，可將數字輸出與數據總線噪聲隔離開（如圖4所示）。數據緩沖器也有助于將轉換器數字輸出上的負載降至最低，同時提供數字輸出與數據總線間的法拉第屏蔽（如圖5所示）。雖然很多轉換器具有三態輸出/輸入，但這些寄存器仍然在芯片上；它們使數據引腳信號能夠耦合到敏感區域，因而隔離緩沖區依然是一種良好的設計方式。某些情況下，甚至需要在模擬接地層上緊靠轉換器輸出提供額外的數據緩沖器，以提供更好的隔離。
圖5. 在輸出端使用緩沖器/鎖存器的高速ADC 具有對數字數據總線噪聲的增強抗擾度。
ADC輸出與緩沖寄存器輸入間的串聯電阻（圖4中標示為"R"）有助于將數字瞬態電流降至最低，這些電流可能影響轉換器性能。電阻可將數字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯電阻和緩沖寄存器輸入電容構成的RC網絡用作低通濾波器，以減緩快速邊沿。
典型CMOS柵極與PCB走線和通孔結合在一起，將產生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產生10 mA的動態電流：
(2)
驅動10 pF的寄存器輸入電容時，500 Ω串聯電阻可將瞬態輸出電流降至最低，并產生約11 ns的上升和下降時間：
(3)
圖6. 接地和去耦點。
由于TTL寄存器具有較高輸入電容，可明顯增加動態開關電流，因此應避免使用
緩沖寄存器和其他數字電路應接地并去耦至PC板的數字接地層。請注意，模擬與數字接地層間的任何噪聲均可降低轉換器數字接口上的噪聲裕量。由于數字噪聲抗擾度在數百或數千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數字接地層上的噪聲（相對于模擬接地層）超過數百毫伏，則應采取措施減小數字接地層阻抗，以將數字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。
最好提供針對模擬電路和數字電路的獨立電源。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖6所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數字接地層，如圖6所示。如果數字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。
某些情況下，不可能將VD連接到模擬電源。一些高速IC可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數字接口供電，以便與外部邏輯接口。這種情況下，IC的+3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯，以便將引腳連接到+3.3 V數字邏輯電源。
采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統信噪比(SNR)；我們將稍后對此進行討論。
采樣時鐘考量
在高性能采樣數據系統中，應使用低相位噪聲晶體振蕩器產生ADC（或DAC）采樣時鐘，因為采樣時鐘抖動會調制模擬輸入/輸出信號，并提高噪聲和失真底。采樣時鐘發生器應與高噪聲數字電路隔離開，同時接地并去耦至模擬接地層，與處理運算放大器和ADC一樣。
采樣時鐘抖動對ADC信噪比(SNR)的影響可用以下公式4近似計算：
(4)
其中，f為模擬輸入頻率，SNR為完美無限分辨率ADC的SNR，此時唯一的噪聲源來自rms采樣時鐘抖動tj。通過簡單示例可知，如果tj=50 ps (rms)，f=100 kHz，則SNR=90 dB，相當于約15位的動態范圍。
應注意，以上示例中的tj 實際上是外部時鐘抖動和內部ADC時鐘抖動( 稱為孔徑抖動)的方和根(rss)值。不過，在大多數高性能ADC中，內部孔徑抖動與采樣時鐘上的抖動相比可以忽略。
由于信噪比(SNR)降低主要是由于外部時鐘抖動導致的，因而必須采取措施，使采樣時鐘盡量無噪聲，僅具有可能最低的相位抖動。這就要求必須使用晶體振蕩器。有多家制造商提供小型晶體振蕩器，可產生低抖動（小于5 ps rms）的CMOS兼容輸出。
理想情況下，采樣時鐘晶體振蕩器應參考分離接地系統中的模擬接地層。但是，系統限制可能導致這一點無法實現。許多情況下，采樣時鐘必須從數字接地層上產生的更高頻率、多用途系統時鐘獲得，接著必須從數字接地層上的原點傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產生過度抖動。抖動可造成信噪比降低，還會產生干擾諧波。
圖7. 從數模接地層進行采樣時鐘分配。
混合信號接地的困惑根源
大多數ADC、DAC和其他混合信號器件數據手冊是針對單個PCB討論接地，通常是制造商自己的評估板。將這些原理應用于多卡或多ADC/DAC系統時，就會讓人感覺困惑茫然。通常建議將PCB接地層分為模擬層和數字層，并將轉換器的AGND和DGND引腳連接在一起，并且在同一點連接模擬接地層和數字接地層，如圖8所示。這樣就基本在混合信號器件上產生了系統"星型"接地。所有高噪聲數字電流通過數字電源流入數字接地層，再返回數字電源；與電路板敏感的模擬部分隔離開。系統星型接地結構出現在混合信號器件中模擬和數字接地層連接在一起的位置。
該方法一般用于具有單個PCB和單個ADC/DAC的簡單系統，不適合多卡混合信號系統。在不同PCB（甚至在相同PCB上）上具有數個ADC或DAC的系統中，模擬和數字接地層在多個點連接，使得建立接地環路成為可能，而單點"星型"接地系統則不可能。鑒于以上原因，此接地方法不適用于多卡系統，上述方法應當用于具有低數字電流的混合信號IC。
圖8. 混合信號IC接地：單個PCB（典型評估/測試板）。
針對高頻工作的接地
一般提倡電源和信號電流最好通過"接地層"返回，而且該層還可為轉換器、基準電壓源和其它子電路提供參考節點。但是，即便廣泛使用接地層也不能保證交流電路具有高質量接地參考。
圖9所示的簡單電路采用兩層印刷電路板制造，頂層上有一個交直流電流源，其一端連到過孔1，另一端通過一條U形銅走線連到過孔2。兩個過孔均穿過電路板并連到接地層。理想情況下，頂端連接器以及過孔1和過孔2之間的接地回路中的阻抗為零，電流源上的電壓為零。
圖9. 電流源的原理圖和布局，PCB上布設U形走線，通過接地層返回。
這個簡單原理圖很難顯示出內在的微妙之處，但了解電流如何在接地層中從過孔1流到過孔2，將有助于我們看清實際問題所在，并找到消除高頻布局接地噪聲的方法。
圖10. 圖9所示PCB的直流電流的流動。
圖10所示的直流電流的流動方式，選取了接地層中從過孔1至過孔2的電阻最小的路徑。雖然會發生一些電流擴散，但基本上不會有電流實質性偏離這條路徑。相反，交流電流則選取阻抗最小的路徑，而這要取決于電感。
11. 磁力線和感性環路（右手法則）。
電感與電流環路的面積成比例，二者之間的關系可以用圖11所示的右手法則和磁場來說明。環路之內，沿著環路所有部分流動的電流所產生的磁場相互增強。環路之外，不同部分所產生的磁場相互削弱。因此，磁場原則上被限制在環路以內。環路越大則電感越大，這意味著：對于給定的電流水平，它儲存的磁能(Li2)更多，阻抗更高(XL=jωL)，因而將在給定頻率產生更大電壓。
圖12. 接地層中不含電阻（左圖）和含電阻（右圖）的交流電流路徑。
電流將在接地層中選取哪一條路徑呢？自然是阻抗最低的路徑。考慮U形表面引線和接地層所形成的環路，并忽略電阻，則高頻交流電流將沿著阻抗最低，即所圍面積最小的路徑流動。
在圖中所示的例子中，面積最小的環路顯然是由U形頂部走線與其正下方的接地層部分所形成的環路。圖10顯示了直流電流路徑，圖12則顯示了大多數交流電流在接地層中選取的路徑，它所圍成的面積最小，位于U形頂部走線正下方。實際應用中，接地層電阻會導致低中頻電流流向直接返回路徑與頂部導線正下方之間的某處。不過，即使頻率低至1 MHz或2 MHz，返回路徑也是接近頂部走線的下方。
小心接地層割裂
如果導線下方的接地層上有割裂，接地層返回電流必須環繞裂縫流動。這會導致電路電感增加，而且電路也更容易受到外部場的影響。圖13顯示了這一情況，其中的導線A和導線B必須相互穿過。
當割裂是為了使兩根垂直導線交叉時，如果通過飛線將第二根信號線跨接在第一根信號線和接地層上方，則效果更佳。此時，接地層用作兩個信號線之間的天然屏蔽體，而由于集膚效應，兩路地返回電流會在接地層的上下表面各自流動，互不干擾。
多層板能夠同時支持信號線交叉和連續接地層，而無需考慮線鏈路問題。雖然多層板價格較高，而且不如簡單的雙面電路板調試方便，但是屏蔽效果更好，信號路由更佳。相關原理仍然保持不變，但布局布線選項更多。
對于高性能混合信號電路而言，使用至少具有一個連續接地層的雙面或多層PCB無疑是最成功的設計方法之一。通常，此類接地層的阻抗足夠低，允許系統的模擬和數字部分共用一個接地層。但是，這一點能否實現，要取決于系統中的分辨率和帶寬要求以及數字噪聲量。
圖13. 接地層割裂導致電路電感增加，而且電路也更容易受到外部場的影響。
其他例子也可以說明這一點。高頻電流反饋型放大器對其反相輸入周圍的電容非常敏感。接地層旁的輸入走線可能具有能夠導致問題的那一類電容。要記住，電容是由兩個導體（走線和接地層）組成的，中間用絕緣體（板和可能的阻焊膜）隔離。在這一方面，接地層應與輸入引腳分隔開，如圖14所示，它是AD8001高速電流反饋型放大器的評估板。小電容對電流反饋型放大器的影響如圖15所示。請注意輸出上的響鈴振蕩。
圖14. AD8001AR評估板—俯視圖(a)和仰視圖(b)。
圖15. 10 pF反相輸入雜散電容對 放大器(AD8001)脈沖響應的影響。
接地總結
沒有任何一種接地方法能始終保證最佳性能。本文根據所考慮的特定混合信號器件特性提出了幾種可能的選項。在實施初始PC板布局時，提供盡可能多的選項會很有幫助。
PC板必須至少有一層專用于接地層！初始電路板布局應提供非重疊的模擬和數字接地層，如果需要，應在數個位置提供焊盤和過孔，以便安裝背對背肖特基二極管或鐵氧體磁珠。此外，需要時可以使用跳線將模擬和數字接地層連接在一起。
一般而言，混合信號器件的AGND引腳應始終連接到模擬接地層。具有內部鎖相環(PLL)的DSP是一個例外，例如ADSP-21160 SHARC?處理器。PLL的接地引腳是標記的AGND，但直接連接到DSP的數字接地層。
文章轉載自：http://www.analog.com/cn/analog-dialogue/articles/staying-well-grounded.html
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